We need your consent to use the individual data so that you can see information about your interests, among other things. Click "OK" to give your consent.
Behavioural languages - Part 3-3: Synthesis in VHDL
STANDARD published on 1.5.2002
Designation standards: ČSN EN 61691-3-3
Classification mark: 013750
Catalog number: 64774
Publication date standards: 1.5.2002
SKU: NS-160847
The number of pages: 4
Approximate weight : 12 g (0.03 lbs)
Country: Czech technical standard
Category: Technical standards ČSN
Soubor mezinárodní normy EN 61692 poskytuje prostředky k návrhu objektu pomocí základní specifikace hardwaru v jazyku VHDL. Popisný jazyk hardwaru VHDL (Hardware Description Language) slouží pro velmi rychlé integrované obvody VHSIC (Very High Speed Integrated Circuit). Používá se pro zpracování dokumentace, ověřování a syntézu velkých číslicových celků. Přesná definice jazyka VHDL je obsažena v Části 1: Referenční příručka jazyka VHDL. Jazyk slouží k návrhu hardwaru s přesně definovanými vstupy a výstupy a vykonává přesně stanovené funkce. Předmětem návrhu může být celý systém, podsystém, deska, čip, makrobuňka, logické hradlo nebo jakákoliv úroveň abstrakce mezi tím. Jazyk VHDL se může použít i k popisu konfigurace při sestavování navržených entit, aby tvořily celkový návrh. Tato část normy je založena na dokumentu IEEE Std 1076-3:1997: Norma IEEE - Syntéza sad. Podporuje syntézu v jazyku VHDL a ověřování hardwarových návrhů pomoci definice typů vektorů pro zobrazení celočíselných hodnot se znaménkem i bez znaménka.
1.9.1995
1.9.1995
1.3.2010
1.3.2010
1.1.2000
1.1.2000
Do you want to make sure you use only the valid technical standards?
We can offer you a solution which will provide you a monthly overview concerning the updating of standards which you use.
Would you like to know more? Look at this page.
Latest update: 2023-01-29 (Number of items: 2 662 711)
© Copyright 2023 NORMSERVIS s.r.o.